Synthèse logique

Synthèse logiqueCode de l'UE : HMEE107

Présentation

- Synthèse de contrôleur.
- Synthèse robuste et gestion d’aléas.
- Représentation et synthèse de machines synchrones et asynchrones.
- Langage de description/synthèse.
- Les base du langage VHDL (entité, architecture, …).
- Descriptions comportementales et structurelles.
- Simulation (Testbench).
- Les circuits reprogrammables (CPLD, FPGA).

Objectifs

- Maîtriser la représentation par graphe d‘état d’un système.
- Synthétiser un graphe d’état (avec la notion de robustesse et de gestion des aléas)
- Rendre l’étudiant capable d’utiliser un langage de description de haut niveau (VHDL) pour décrire un circuit/système.
- Maîtriser le flot de programmation des circuits programmables (Utilisation d’ISE de Xilinx).

Pré-requis recommandés

Logique combinatoire et séquentielle

Volume horaire

  • CM : 10.5
  • TD : 0
  • TP : 15
Diplômes intégrant cette UE

En bref

Crédits ECTS 2.5

Période de l'année
premierSemestre

Langue d'enseignement
fr

Contact(s)

Contact(s) administratif(s)

Arnaud VIRAZEL (arnaud.virazel @ umontpellier.fr)