• ECTS

    3 crédits

  • Composante

    Faculté des Sciences

Description

- Synthèse de contrôleur.

- Synthèse robuste et gestion d’aléas.

- Représentation et synthèse de machines synchrones.

- Langage de description/synthèse.

- Les base du langage VHDL (entité, architecture, …).

- Descriptions comportementales et structurelles.

- Simulation (Testbench).

- Les circuits reprogrammables (CPLD, FPGA).

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Objectifs

- Maîtriser la représentation par graphe d’état d’un système.

- Synthétiser un graphe d’état (avec la notion de robustesse et de gestion des aléas)

- Rendre l’étudiant capable d’utiliser un langage de description de haut niveau (VHDL) pour décrire un circuit/système.

- Maîtriser le flot de programmation des circuits programmables (Utilisation de l’outil Vivado de Xilinx).

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Pré-requis nécessaires

Logique combinatoire et séquentielle.

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Contrôle des connaissances

CM : 12h

TP : 15h

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